Simulasi Sistem Penyandi Reed Solomon (15,9)

Penulis/Peneliti : Harlianto Tanudjaja, Hyronima W.B

Bidang Penelitian : Signal Processing

Jurnal : Elektra

Volume : 3, No. 1

Tahun : 2006

Pada sistem komunikasi, proses pengiriman informasi dari sumber ke tujuan dikatakan baik bila informasi yang dikirim sama dengan informasi yang diterima. Akan tetapi, pada kenyataannya selama proses pengiriman informasi tersebut akan mengalami gangguan yang dapat menyebabkan error. Pada penelitian ini dibahas mengenai penyandian informasi dengan metode Reed Solomon, yaitu penyandi informasi yang dapat dipergunakan untuk mengoreksi error. Penggunaan Very High Speed Integrated Circuit Hardware Description Language (VHDL) sebagai bahasa pemrograman mempunyai keuntungan, yaitu dapat mendeskripsikan perangkat elektronika digital. Dari hasil pengujian yang dilakukan dengan program simulasi rangkaian digital, diketahui bahwa sistem penyandi Reed Solomon (15,9) dapat digunakan untuk mengoreksi error sampai 3 buah simbol dengan letak berurutan maupun terpisah.